ภาษา Verilog มีลักษณะคล้ายภาษา C ที

ภาษา Verilog มีลักษณะคล้ายภาษา C ที่มีภาษา Pascal ปนเล็กน้อย การบรรยายวงจรทำได้ 2 แบบคือ
Structural Model : กำหนดการเชื่อมต่อระหว่าง Primitive Element (Gates)
Behavioral Model : กำหนดรูปแบบการทำงาน ความสัมพันธ์ ระหว่าง Input-Output

ผลลัพธ์ (อังกฤษ) 1:

Verilog language look like C language with the language Pascal mix a little lecture circuit: 2.
Structural Model: Define the connection between Primitive Element (Gates)
Behavioral Model: defining the working relationship between the Input-Output.

ผลลัพธ์ (อังกฤษ) 2:

Verilog language like C language with a slightly Pascal language lecture circuit 2 is done.
Structural Model: defining a connection between the Primitive Element (Gates).
Behavioral Model: defining the functional form of the relationship between Input-Output.

ผลลัพธ์ (อังกฤษ) 3:

Language Verilog resemble language C with language Pascal and little lecture circuit can 2 is
Structural Model: กำหนดการเชื่อมต่อ between Primitive Element (Gates)
Behavioral Model: set the working model of relations between Input-Output