Synthesis เป็นขั้นตอนที่เปลี่ยน Ver

Synthesis เป็นขั้นตอนที่เปลี่ยน Verilog code ให้เป็น hardware โดยทั่วไปจะแบ่งเป็น 2 ขั้นตอน โดยจะเปลี่ยนเป็น netlist ก่อน แล้วจาก netlist เปลี่ยนไปเป็น target technology
netlist จะเป็นรายการการเชื่อมต่อระหว่าง primitive gate ต่างๆ เมื่อได้ netlist มีโปรแกรมที่สามารถทดสอบการทำงานของ netlist นี้ได้ ซึ่งจะต่างกับการ simulate Verillog code เพราะในการ simulate Verilog code เป็นการทำงานตาม code ที่เขียน ทั้งแบบ structure และ behavior ส่วนการ simulate netlist เป็นการทดสอบการทำงานที่ใกล้เคียงกับ hardware
Verilog code แบบ structure เปลี่ยนเป็น netlist ได้ง่าย และดูเสมือนว่าการเปลี่ยน code แบบ behavior เป็น netlist อาจได้ วงจรที่ไม่มีประสิทธิภาพเทียบเท่ากับ netlist ที่ได้จาก code แบบ structure แต่โปรแกมที่ทำหน้าที่ Synthesis (หรือ เรียกว่า Synthesisor) มีความสามารถในการ optimize วงจรได้ดี บางครั้งทำได้ดีกว่าทำด้วยมือ
การที่ synthesisor ทำงานได้ดีหรือไม่ย่อมขึ้นกับ code ที่เขียน ถ้า code เขียนโดยมีการออกแบบ เขียนอย่างเป็นระเบียบ เป็นระบบ มีการแบ่งเป็น module ย่อย (hierarchical) และเขียนโดยมองถึง hardware ที่จะได้
ยังไม่มี synthesisor ใดที่สามารถ synthesis คำสั่งทั้งหมดของ Verilog ได้ ดังนั้น code ที่สามารถ simulate ได้อาจจะ synthesisไม่ได้ และการเขียน code ต้องคำนึงถึง hearware ที่จะได้ เพราะ codeที่ทำงานอย่างเดียวกันอาจสร้างเป็น hardware ได้ไม่เหมือนกัน เช่น
ในตัวอย่าง code ของ D flip-flop แบบ behavior ซึ่งมี output เป็น Q และ Qnทั้งคู่จะต้องเก็บค่าไว้ในระหว่างช่วงที่ ไม่มี clock เข้ามา และ ต้องเป็นcompliment ของกันและกัน

ผลลัพธ์ (อังกฤษ) 1:

Synthesis is the process that changes the Verilog code, the hardware is generally divided into 2 steps by the netlist netlist is then changed to the target technology
.Netlist is the connection between primitive gate netlist. when there is a program that can test the functionality of the netlist, which will simulate the Verillog code in Verilog code because they simulate a work based on the code that is written in both structure and. Best to simulate a netlist functional tests that are as close to hardware
.Verilog netlist structure design code is easier and the code behavior changes as a netlist may. The cycle does not effectively equivalent netlist from a code structure, but commonly serve Synthesis (also called Synthesisor) Optimize the circuit well sometimes do better than handmade
.A synthesisor works well or not shall depend on the code that is written if the code written by design, writing, organized as a system. Are divided into sub-module (hierarchical) and written by the hardware to view
?There are not yet any synthesisor can command all of Verilog synthesis, so the code that can simulate. synthesis and writing code, regardless of the hearware because the same code is working may generate an identical hardware. In the example, the code of behavior, which is D flip-flop output is Q, and Qn both are required to store a value in a range that does not have a clock and a compliment of each other.

ผลลัพธ์ (อังกฤษ) 2:

Synthesis is a process that transformed Verilog code to hardware is typically divided into two steps, then turn into a netlist of the Target Technology netlist change.
netlist Would be the connection between primitive gate when the netlist is a program that can test the functionality of the netlist to be, which is different to simulate Verillog code because the simulate Verilog code is working as code written in both structure and behavior parts. To simulate netlist test work nearby. Hardware
Verilog Code and structure changed as a netlist easily and looks as if its changing code and behavior as a netlist may be integrated inefficient equivalent netlist from the code and structure, but the literacy program that serves Synthesis (also called Synthesisor) there. The ability to optimize the circuit well, sometimes better than doing it by hand.
synthesisor the work well or not depends on code written in the code written by the design. Write neatly as the system is divided into a module sub (hierarchical) and by looking at the hardware to be had.
has no synthesisor that can synthesis all orders of Verilog, so code that can simulate it might be synthesis not and. hearware to write code to take into account because it may generate code that works the same as the hardware is not the same. As
in the example code of behavior which has a D flip-flop output Q and Qn is the couple will have to keep up during the no clock in and have a compliment of each other.

ผลลัพธ์ (อังกฤษ) 3:

Synthesis is a step change Verilog code as hardware are generally divided into 2 step by turns netlist From netlist changed to target technology
Netlist is the connection between the primitive gate. When netlist there are programs that can test the function of the netlist This is different from simulate Verillog code because in the simulate Verilog code is working on code written both structure And so onThe simulate netlist test working close to the hardware
Verilog code a structure change netlist easily, and seems that change is a behavior code netlist may have วงจรที่ no comparable performance Netlist obtained from a code structure but Pro you act Synthesis (or called Synthesisor)Optimize circuit well, sometimes better than the handmade
The synthesisor works well or not will depend on the code written, if code written by design, write orderly system Is divided into module digest (hierarchical) and written by looking to the hardware to
There is no synthesisor which can synthesis orders all of the Verilog. So code can simulate may synthesis does not And writing code must consider the hearware to because code work the same may create a hardware not tooIn the example of a code D flip-flop behavior which has output is Q Qn and both must keep it during that had no clock Come and have a compliment of each other